Paten Intel mengungkapkan arsitektur memori XBM baru yang membuang interposer silikon HBM yang mahal — tumpukan DRAM transistor backend menggunakan tautan UCIe dan perbaikan bawaan untuk mengurangi kemacetan memori AI
Permohonan paten Intel yang diterbitkan pada tanggal 2 Juli 2026, yang diajukan oleh Underfox, telah mengungkapkan rencana perusahaan untuk arsitektur memori bandwidth tinggi (HBM) baru yang bertujuan untuk meringankan pengemasan dan hambatan biaya pada HBM berbasis interposer saat ini. Permohonan paten — yang diajukan kembali pada tanggal 26 Desember 2024 — menjelaskan apa yang disebut Intel sebagai memori cross-batch (XBM), sebuah “memori bandwidth ultra-tinggi dengan transistor backend” yang dibuat dengan tujuan untuk mencocokkan jejak HBM4 sambil menukar DRAM konvensional dan antarmuka ultra lebarnya dengan transistor back-end-of-line (BEOL) dan tautan serial Universal Chiplet Interconnect Express (UCIe). Desain yang diusulkan Intel adalah tumpukan memori yang mengatasi biaya perakitan yang membuat HBM konvensional menjadi mahal dengan menghilangkan interposer silikon yang mahal dan mengecilkan kemasannya, sambil membangun perbaikan cacatnya sendiri. Penampang paket menunjukkan tumpukan HBM (104) dan dadu logika (106) pada interposer. (Kredit gambar: Intel) Pengajuan tersebut memaparkan setumpuk cetakan memori, masing-masing berisi DRAM satu transistor satu kapasitor (1T1C) yang dibuat di back-end-of-line, dihubungkan bersama dengan silikon tembus melalui (TSV) “talang” dan koneksi interkoneksi bandwidth tinggi (HBI) kedua sisi. Intel mendeskripsikan die yang masing-masing berukuran sekitar 1,5 gigabyte (GB) — 768 “blok data” disusun dalam grid berukuran 32 kali 24, dikelompokkan ke dalam delapan saluran yang masing-masing terdiri dari delapan sub-saluran — ditumpuk delapan tinggi dan diskalakan menjadi 16. Data kemudian meninggalkan tumpukan di atas bundel I/O UCIe yang berjalan pada 32 gigatransfer per detik (GT/s), disalurkan melalui die dasar. Video Terbaru DariUntuk memahami apa yang diubah Intel, ada baiknya mengingat apa yang dilakukan memori bandwidth tinggi standar. HBM menumpuk cetakan DRAM secara vertikal pada cetakan logika dasar, menyatukannya dengan TSV, dan berkomunikasi dengan prosesor melalui interposer silikon menggunakan antarmuka paralel yang sangat lebar — pada urutan 1.024 bit per tumpukan. Lebar inilah yang digunakan HBM untuk menyalurkan bandwidthnya, namun hal ini juga yang membuatnya mahal untuk dikemas dan sulit untuk diukur, karena setiap kabel tersebut harus dirutekan melalui interposer yang berada di antara memori dan cetakan komputasi. Karena akselerator AI telah melampaui kecepatan yang dapat disalurkan oleh memori, “dinding memori” ini telah menjadi kendala dominan pada kinerja, itulah sebabnya hampir setiap pembuat chip besar kini menyerang antarmuka dan tumpukan dibandingkan logika. Perubahan besar pertama XBM adalah struktural. Sel DRAM konvensional dibangun di front-end-of-line, lapisan silikon dasar tempat transistor biasanya dibuat. XBM malah memindahkan sel 1T1C ke back-end-of-line, tumpukan logam-dan-via di atas lapisan transistor, menggunakan transistor film tipis. Membangun memori di BEOL memungkinkan Intel mengemas die ke dalam banyak blok memori kecil yang dapat dialamatkan secara independen, dan ini adalah arah transistor backend yang sama yang telah dilakukan Intel untuk menempatkan memori secara langsung di atas logika. Anda mungkin menyukai tampilan miring dari tumpukan cetakan, yang menampilkan blok data dan TSV yang selaras di seluruh lapisan. (Kredit Gambar: Intel) Perubahan kedua adalah antarmuka. Daripada PHY paralel lebar HBM, XBM membuat serial data ke dalam bundel UCIe dengan kecepatan 32 GT/s, dengan die dasar menangani langkah serialisasi/deserialisasi dan merutekan semua I/O ke die komputasi. Perpindahan ke interkoneksi chiplet standar inilah yang menjadikan desainnya “chiplet-asli” dan, menurut Intel, lebih sederhana dan lebih murah untuk dikemas dibandingkan tumpukan HBM yang terikat interposer. Keuntungannya adalah 32 GT/s merupakan kecepatan data tertinggi UCIe saat ini, sehingga antarmuka sudah berjalan pada batas spesifikasi dibandingkan meninggalkan ruang kosong. Intel juga sangat bergantung pada kemampuan perbaikan. Cetakan dasar membawa saluran cadangan khusus, perbaikan mandiri bawaan (BISR), logika decode dan debug, dan empat sub-saluran susunan memori redundan yang bertindak sebagai cadangan sepadan untuk cacat pada cetakan di atas — perbaikan pasca-perakitan dirancang untuk mendapatkan kembali hasil pada tumpukan yang sangat tinggi. Dapatkan berita terbaik dan ulasan mendalam dari Tom’s Hardware, langsung ke kotak masuk Anda. Denah lantai dasar memberi label pada blok UCIe, wilayah BISR/decode/debug, dan saluran cadangan untuk perbaikan. (Kredit Gambar: Intel) Sebagian besar permohonan paten tidak berfokus pada sel memori sama sekali, melainkan pada cara memasangnya. Intel merinci struktur memory-on-package (MoP) dan “overhang terbalik” yang bertujuan untuk memotong ketinggian Z tumpukan — MoP konvensional dapat menambahkan 300 hingga 350 mikrometer (µm) — sekaligus menghilangkan pengaku yang biasanya diperlukan untuk mengontrol lengkungan dan menyalurkan daya DRAM langsung dari pengatur tegangan. Inilah dasar konkrit dari klaim “paket lebih kecil dan lebih murah”. Penampang memori pada paket dengan tumpukan mati yang mengapit modul SoC (Kredit gambar: Intel)XBM tidak sama dengan ZAM (Z-Angle Memory), arsitektur yang dikembangkan Intel bersama dengan anak perusahaan SoftBank, SAIMEMORY, dan akan dipresentasikan pada Simposium VLSI 2026. Inovasi ZAM ada pada sisi pengikatan — tumpukan sembilan lapis DRAM yang sebagian besar konvensional dengan ikatan fusi dan silikon setipis sekitar 3 µm antar tingkatan — dan dilaporkan menargetkan sekitar dua kali kepadatan bandwidth HBM4, dengan komersialisasi ditujukan pada tahun 2029. Sebaliknya, XBM adalah aplikasi khusus Intel yang mengubah transistor DRAM itu sendiri dan antarmukanya. Jika dibaca bersama-sama, mereka menyarankan Intel menjalankan setidaknya dua alternatif HBM paralel, sebuah langkah yang tepat untuk perusahaan yang dimulai pada tahun 1968 sebagai pembuat memori. Peringatan terhadap arsitektur HBM yang diusulkan Intel adalah hal yang biasa untuk sebuah paten. Paten tersebut diajukan 18 bulan yang lalu, dan saat ini tidak ada produk atau peta jalan, yang menandakan potensi niat daripada bagian pengiriman. Antarmuka UCIe sudah mencapai batas tertingginya, DRAM transistor backend masih belum terbukti pada skala manufaktur, dan semuanya masih harus dibandingkan dengan HBM4E dan timeline ZAM milik Intel sendiri. Ikuti Tom’s Hardware di Google Berita, atau tambahkan kami sebagai sumber pilihan, untuk mendapatkan berita, analisis, & ulasan terkini di feed Anda.
Diterbitkan : 2026-07-07 10:00:00
sumber : www.tomshardware.com
